Sommario:
- Passaggio 1: aggiungi sorgenti e scegli "Aggiungi o crea sorgenti di simulazione
- Passaggio 2: crea un file chiamato Enable_sr_tb
- Passaggio 3: creare un file del banco di prova
- Passaggio 4: impostare Enable_sr_tb come livello superiore sotto la simulazione
- Passaggio 5: eseguire la sintesi e la simulazione comportamentale
- Passaggio 6: valutare il risultato della simulazione
2025 Autore: John Day | [email protected]. Ultima modifica: 2025-01-23 14:49
Ho realizzato questo progetto di simulazione per una lezione online. Il progetto è scritto da Verilog. Useremo la simulazione in Vivado per visualizzare la forma d'onda in enable_sr(enable digit) dal progetto di cronometro precedentemente creato. Inoltre, utilizzeremo l'attività di sistema per visualizzare gli errori da noi commessi nella progettazione.
Passaggio 1: aggiungi sorgenti e scegli "Aggiungi o crea sorgenti di simulazione
Passaggio 2: crea un file chiamato Enable_sr_tb
Passaggio 3: creare un file del banco di prova
1. Importare il modulo enable_sr dal progetto cronometro. Questo è il file che vogliamo simulare
2. Creare il modulo banco di prova enable_sr_tb();
3. Digitare gli ingressi e le uscite del modulo enable_sr(). Ricorda che gli ingressi per enable_sr ora sono di tipo register mentre le uscite diventano di tipo net.
4. Istanziare l'unità in prova (uut) che è enable_sr
5. Genera un orologio il cui periodo (T) è 20ns
6. Utilizzare l'istruzione condizionale per creare un sistema di controllo degli errori. In questo esempio, vogliamo verificare se sono attive più di una cifra.
Nota: nel file enable_sr() originale, dovremmo inizializzare il pattern come 4'b0011 in modo che ci siano due cifre attive per creare un errore
7. Usa l'attività di sistema $display per mostrare l'errore
8. Utilizzare l'attività di sistema $finish per completare la simulazione al tempo 400ns
Passaggio 4: impostare Enable_sr_tb come livello superiore sotto la simulazione
Passaggio 5: eseguire la sintesi e la simulazione comportamentale
- Prima di eseguire la simulazione comportamentale, esegui la sintesi per assicurarti che non ci siano errori di sintassi nel file testbench e nell'unità sotto il file di test
- Esegui la simulazione comportamentale
Passaggio 6: valutare il risultato della simulazione
Vedrai le finestre di simulazione. Contiene diversi pannelli.
Vedrai il messaggio di errore nel pannello della console. Questo mostra che più di una cifra è attiva durante il periodo di simulazione.
Puoi anche vedere la forma d'onda nell'oscilloscopio
In allegato il file del progetto.
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